MyHDL یک پکیج پیاده سازی شده به زبان پایتون(python) است که توانایی توصیف سخت افزار را به زبان پایتون اضافه می کند. سخت افزار طراحی شده با استفاده از MyHDL می تواند به صورت خودکار به زبان های Verilog یا VHDL تبدیل شود. کدهای Verilog یا VHDL حاصل Synthesizable بوده به این معنی که قابل پیاده سازی (به عنوان مثال بر روی FPGA) هستند. این کتابخانه به صورت open source بوده و کدهای آن در اینجا موجود است.
منابع:
مجموعه داده فارسی برای طبقه بندی متون
زبان ,سخت ,پایتون ,افزار ,myhdl ,طراحی ,به زبان ,سخت افزار ,پایتون python ,یا vhdl ,verilog یا
درباره این سایت